500+ câu trắc nghiệm Kiến trúc máy tính có đáp án - Phần 12
25 câu hỏi
Trong chế độ bảo vệ theo cơ chế phân trang, cấu trúc của hệ thống quản lý trang gồm các phần:
Thư mục trang, bảng trang và trang
Thư mục trang, lối vào thư mục trang, bảng trang, lối vào bảng trang và trang
Lối vào thư mục trang PDE, lối vào bảng trang PTE và trang
Thư mục trang, lối vào thư mục trang, bảng trang, lối vào bảng trang
Địa chỉ vật lý của ô nhớ cần truy nhập trong chế độ bảo vệ theo cơ chế phân trang với CPU 32 bit được xác định
Từ địa chỉ nền của trang và địa chỉ offset
Bằng cách kết hợp 20 bit cao của địa chỉ nền trang và 12 bit thấp là địa chỉ offset
Bằng cách kết hợp 20 bit cao của địa chỉ nền trang và các bits A11-A0 của địa chỉ tuyến tính
Từ thông tin lối vào bảng trang PTE và địa chỉ tuyến tính
Khi truy nhập khối Cache với Cache có 4 khối và bus địa chỉ 24-bit thì bộ điều khiển bộ nhớ sẽ tách
4 bit địa chỉ để xác định vị trí khối cache trong bộ nhớ cache
2 bit địa chỉ đưa vào thanh ghi địa chỉ bộ nhớ MAR
Các bit địa chỉ A1A0 đưa vào thanh ghi địa chỉ bộ nhớ MAR
22 bit để xác định số hiệu thẻ của khối cache cần truy nhập
Mục đích tổ chức bộ nhớ phân cấp là
Phối hợp nhịp làm việc của CPU và bộ nhớ
Tăng tốc độ (trung bình) truy xuất hệ thống bộ nhớ
Phối hợp nhịp làm việc của CPU và bộ nhớ và tăng độ tin cậy của quá trình truy xuất bộ nhớ
Tăng tốc độ (trung bình) truy xuất hệ thống bộ nhớ và tăng dung lượng nhớ
Cơ sở để tổ chức bộ nhớ phân cấp là
Tại một thời điểm CPU chỉ truy xuất dữ liệu nằm trong một vùng nhớ có kích thước nhỏ
Trong thời khoảng xác định CPU chỉ truy xuất dữ liệu nằm trong một vùng nhớ có kích thước nhỏ
CPU chỉ cần truy xuất dữ liệu nằm trong vùng nhớ có kích thước nhỏ khi thực hiện lệnh trong chương trình
Kỹ thuật điện tử bán dẫn và công nghệ chế tạo bộ nhớ phát triển
Khẳng định nào sau đây là đúng
Tốc độ truy nhập dữ liệu vào DRAM nhanh hơn so với truy nhập vào Cache
Tốc độ truy nhập dữ liệu vào Cache nhanh hơn so với truy nhập vào các thanh ghi của CPU
Tốc độ truy nhập dữ liệu vào Cache, DRAM là như nhau
Tốc độ truy nhập dữ liệu vào DRAM nhanh hơn so với truy nhập vào bộ nhớ thứ cấp
Trong mô hình tổ chức bộ nhớ theo phân cấp thì
DRAM chiếm phần dung lượng lớn nhất
Cache chiếm dung lượng lớn hơn DRAM
Bộ nhớ thứ cấp chiếm dung lượng lớn nhất
DRAM và bộ nhớ thứ cấp chiếm dung lượng bằng nhau
Trong mô hình tổ chức bộ nhớ theo phân cấp sự xuất hiện của bộ nhớ cache với mục đích chính là:
Giảm thời gian trung bình truy nhập bộ nhớ
Tăng khả năng lưu trữ của hệ thống nhớ
Giảm thời gian trung bình truy nhập bộ nhớ và tăng khả năng lưu trữ của hệ thống nhớ
Giảm tải cho bộ nhớ DRAM
Bộ nhớ cache được sử dụng để
Lưu trữ các lệnh và dữ liệu thường được sử dụng nhiều trong quá trình thực hiện chương trình
Lưu trữ những chương trình có tần suất sử dụng cao
Lưu trữ những chương trình quan trọng của hệ điều hành
Bổ sung dung lượng nhớ cho DRAM khi cần thiết
Trong mô hình tổ chức bộ nhớ theo phân cấp, tỷ lệ quy chiếu "trúng" cache là:
100%
Nhỏ hơn 50%
Rất cao
Rất thấp
Về mặt logic một khối trong bộ nhớ cache
Chỉ chứa dữ liệu
Chứa số hiệu thẻ, bit cờ và khối dữ liệu
Chứa khối dữ liệu và bit cờ
Chứa địa chỉ của các ô nhớ có dữ liệu hay được sử dụng
Trong máy tính PC bộ nhớ cache
Được cấu tạo từ bán dẫn
Có dung lượng nhớ nhỏ hơn hoặc bằng bộ nhớ chính
Có vị trí trung gian giữa CPU và bộ nhớ chính
Có tốc độ truy xuất nhanh hơn
Bit cờ F trong khối Cache
Dùng để xác định việc thực hiện ghi dữ liệu từ khối cache ra bộ nhớ chính trong kỹ thuật ghi xuyên
Dùng để xác định việc thực hiện ghi dữ liệu từ khối cache ra bộ nhớ chính trong kỹ thuật sao lưu
Dùng để xác định sự thay đổi nội dung của dữ liệu trong Cache
Có giá trị bằng 1 khi có sự thay đổi dữ liệu trong Cache
Trong chế độ bảo vệ theo cơ chế quản lý bộ nhớ phân trang giả sử địa chỉ tuyến tính 32 bit có giá trị 567A9541h, và nội dung của PTE tương ứng là 56788123h thì địa chỉ vật lý của ô nhớ cần truy nhập là
567A8123h
56788541h
95415678h
56789541h
Khi truy nhập bộ nhớ cache với cache có 8 khối và bus địa chỉ 24 bit thì bộ điều khiển bộ nhớ sẽ dùng
4 bit để xác định vị trí khối cache
8 bit thấp để xác định vị trí khối cache
3 bit để xác định vị trí khối cache
3 bit A23A22A21 để xác định vị trí khối cache
Khi áp dụng kỹ thuật ghi xuyên trong thao tác ghi bộ nhớ thì
Thời gian ghi bộ nhớ giảm
Thời gian ghi bộ nhớ tăng
Cần phải sử dụng bit cờ trong khối cache
Nội dung bộ nhớ chính có thể thay đổi
Bộ nhớ thứ cấp chiếm
Toàn bộ dung lượng ổ đĩa cứng vật lý
Toàn bộ dung lượng phân vùng có cài đặt hệ điều hành
Một phần (nhỏ) dung lượng của phân vùng cài đặt hệ điều hành
Một phần (nhỏ) dung lượng ổ đĩa cứng vật lý
Tỷ lệ quy chiếu "trúng" cache là cao hay thấp tuỳ thuộc vào
Dung lượng của cache
Tỷ lệ dung lượng của cache so với dung lượng của DRAM
Thuật toán nạp dữ liệu vào cache của hệ điều hành
Tỷ lệ giữa dung lượng của cache và tổng dung lượng các thanh ghi
Trong cơ chế quản lý bộ nhớ theo phân trang để xác định được địa chỉ vật lý của ô nhớ cần dựa vào
Địa chỉ tuyến tính của ô nhớ
Địa chỉ logic của ô nhớ
Địa chỉ tuyến tính, các thanh ghi điều khiển, vị trí thư mục trang, vị trí bảng trang, vị trí trang
Địa chỉ tuyến tính, nội dung của CR3
Trong chế độ bảo vệ theo cơ chế quản lý bộ nhớ phân trang giả sử địa chỉ tuyến tính 32 bit có giá trị 567A9541h, thì địa chỉ vật lý của ô nhớ cần truy nhập có thể là
0101011001111010001110010101010100012
0101011001111010001110010101011000012
0111110000111100001110010101010000012
0101011001111010001110010101110000012
Trong chế độ bảo vệ theo cơ chế quản lý bộ nhớ phân trang giả sử lối vào bảng trang PTE tương ứng với trang nhớ cần truy nhập có giá trị 8E012345h, thì địa chỉ vật lý của ô nhớ cần truy nhập có thể là
100011100000000100100011010001002
100011110000000100100011010001012
100011100000000110100011010001012
100011100000000100110011010001012
Khi truy nhập bộ nhớ cache với cache có 8 khối và bus địa chỉ 32 bit thì bộ điều khiển bộ nhớ sẽ dùng
24 bit để xác đinh số hiệu thẻ của khối cache cần truy nhập
40 bit để xác định khối cache cần truy nhập
29 bit để xác định số hiệu thẻ của khối cache cần truy nhập
8 bit để xác định vị trí khối cache cần truy nhập
Giả sử bộ nhớ chính có bus địa chỉ 24 bit cache có 8 khối thì số bit dành cho số hiệu thẻ trong 1 khối cache là:
24 bits
27 bits
3 bits
21 bits
Trong máy vi tính PIC 8259 có chức năng
Gửi tín hiệu yêu cầu ngắt INT tới CPU và nhận tín hiệu trả lời INTA
Nhận tối đa 8 yêu cầu ngắt từ các thiết bị
Thực hiện chương trình con phục vụ ngắt tương ứng với số hiệu ngắt nhận được
Nhận các yêu cầu ngắt từ các thiết bị, xác định ngắt ưu tiên, cung cấp số hiệu ngắt cho CPU và cho phép/cấm các yêu cầu ngắt kích hoạt hệ thống ngắt cứng
Hệ thống ngắt cứng trong máy vi tính
Sử dụng 2 PIC8259 ghép tầng theo lối chủ/thợ với chân INT của PIC thợ được nối với chân IRQi của PIC chủ
Sử dụng 2 PIC8259 ghép tầng theo lối chủ/thợ với chân INT của PIC chủ được nối với chân IRQi của PIC thợ
Có thể nhận được tối đa 16 yêu cầu ngắt IRQi
Gửi các tín hiệu yêu cầu ngắt tới CPU
