24 câu hỏi
Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));có chức năng:
Chuyển hằng số 5 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4
Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4
Chuyển hằng số 4 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4
Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4
Trong VHDL thì các chú thích nằm sau:
Dấu '/'
Hai dấu '//'
Dấu ';'
Hai dấu '--'
Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));thì:
=>
4 là hằng số cần chuyển và 4 là giới hạn số bit.
5 là hằng số cần chuyển và 4 là giới hạn số bit.
4 là hằng số cần chuyển và 5 là giới hạn số bit.
5 là hằng số cần chuyển và 5 là giới hạn số bit.
Trong VHDL thì loại dữ liệu đã được định nghĩa gồm:
Integer, bit, Boolean.
Integer, bit, Boolean, bit_vector.
Bit_vector, bit, Boolean.
Integer, bit, bit_vector.
Trong VHDL thì toán tử quan hệ (so sánh) thì kết quả trả về dạng:
Số nguyên Integer.
Bit và bit_vector.
Số nguyên Integer.
Boolean.
Trong VHDL thì loại dữ liệu integer dùng bao nhiêu bit:
64
32
8
16
Trong VHDL thì lệnh a <= ((7|5) => '1', 6|4|3|2|1|0=>'0'); có chức năng:=>
Gán bit 5 và 7 cho 1 và gán bit 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
Gán bit 5 hoặc 7 cho 1 và gán 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
Gán bit 5 và 7 cho 1 và gán bit 6 và 4 và 3 và 2 và 1 và 0 cho 0.
Gán bit 1 cho 5 hoặc 7 và gán bit 0 cho 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Yếu chưa xác định.
Chưa khởi tạo.
Không cần quan tâm.
Tổng trở cao.
Trong VHDL thì lệnh s3 <= std_logic_vector(u3);có chức năng:
=>
Gán tín hiệu u3 cho s3.
Chuyển đổi dữ liệu của u3 thành kiểu std_logic_vector rồi gán cho tín hiệu s3
Gán tín hiệu s3 cho u3.
Chuyển đổi dữ liệu của s3 thành kiểu std_logic_vector rồi gán cho tín hiệu u3
Trong VHDL thì lệnh gán cho biến dùng ký hiệu:
=
--
<=
=
:=
Trong VHDL thì biến (variable):
Được khai báo và dùng trong process
Được khai báo và dùng trong kiến trúc.
Được khai báo và dùng trong package
Được khai báo và dùng trong entity
Trong VHDL thì loại dữ liệu Boolean chứa các giá trị:
0, 1, Z, H, L, W.
True, False.
0, 1, Z.
0, 1, True, False.
Trong VHDL thì lệnh a <= (7|5=>'1', others=> '0');có chức năng:=>
Gán bit 1 cho 5 hoặc 7 và và gán tất cả bằng 0.
Gán bit 5 hoặc 7 cho 1 và gán tất cả bằng 0.
Gán bit 5 và 7 cho 0 và gán tất cả bằng 0.
Gán bit 5 và 7 cho 1 và gán tất cả bằng 0.
Trong VHDL thì tín hiệu signal được xem là:
Hằng số.
Ô nhớ để lập trình trừu tượng.
Dây dẫn để kết nối các tín hiệu.
Biến chứa dữ liệu.
Trong VHDL thì loại dữ liệu bit_vector có nghĩa là:
Mảng 1 chiều với các phần tử là Boolean
Mảng 1 chiều với các phần tử là bit.
Mảng 2 chiều với các phần tử là bit
Mảng 1 chiều với các phần tử là integer
Trong VHDL thì toán tử quan hệ (so sánh) có:
3 toán tử.
6 toán tử.
4 toán tử.
5 toán tử.
Trong VHDL thì toán tử nào thực hiện nối hai dữ liệu với nhau:
:=
&
+
<=
=
Trong VHDL thì trạng thái '-' của loại dữ liệu std_logic có nghĩa là:
Không cần quan tâm.
Chưa khởi tạo.
Tổng trở cao.
Yếu chưa xác định.
Trong VHDL thì loại dữ liệu std_logic có:
3 giá trị: 0, 1, Z.
2 giá trị: 0, 1.
4 giá trị: 0, 1, Z, -.
9 giá trị: U, X, 0, 1, Z, W, H, L, -.
Trong VHDL thì toán tử nào thực hiện and hai dữ liệu với nhau:
&
||
AND
&&
Trong VHDL thì loại dữ liệu bit chứa các giá trị:
0, 1, Z
0, 1, Z, H, L, W
0, 1
True, False
Trong VHDL thì khai báo hằng số:
Chứa hằng số cho phép thay đổi giá trị
Không có giá trị gì.
Để lưu các biến
Chứa hằng số không đổi
Một chương trình VHDL thì thường được chia thành bao nhiêu đơn vị thiết kế:
2
3
5
4
Trong VHDL thì biến (variable) được xem là:
Dây dẫn để kết nối các tín hiệu.
Hằng số.
Ô nhớ để lập trình trừu tượng.
Biến chứa dữ liệu.