Trong VHDL thì lệnh a '1', 6|4|3|2|1|0=>'0'); có chức năng:

Gán bit 5 và 7 cho 1 và gán bit 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.

Gán bit 5 hoặc 7 cho 1 và gán 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.

Gán bit 5 và 7 cho 1 và gán bit 6 và 4 và 3 và 2 và 1 và 0 cho 0.

Gán bit 1 cho 5 hoặc 7 và gán bit 0 cho 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.