Đoạn chương trình VHDL sau mô tả mạch gì?signal p, g: STD_LOGIC;begin process (a, b, c1, p, g) begin p

Đoạn chương trình VHDL sau mô tả mạch gì?

signal p, g: STD_LOGIC;

begin

process (a, b, c1, p, g) begin

p <= a xor b;

g <= a and b;

s <= p xor cin;

c2 <= g or (p and c1);

end process;

end;

=>=>=>=>